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后摩尔定律时代,3D封装竞争硝烟已起

2018-12-17 13:13| 发布者: 炼数成金_小数| 查看: 18054| 评论: 0|原作者: 蒋思莹|来自: 半导体行业观察

摘要: 自1958年第一颗集成电路发明至今,集成电路相关产业已经走过了60年的发展历史。在这60年中,半导体先进制程依照着摩尔定律得到了快速发展。但进入最近几年,受限于工艺、制程和材料的瓶颈,摩尔定律开始呈现疲软的状 ...

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自1958年第一颗集成电路发明至今,集成电路相关产业已经走过了60年的发展历史。在这60年中,半导体先进制程依照着摩尔定律得到了快速发展。但进入最近几年,受限于工艺、制程和材料的瓶颈,摩尔定律开始呈现疲软的状态,联电和格芯也先后终止了先进工艺的研发,英特尔也在10nm上面踟蹰不前。于是集成电路业者开始探讨后摩尔定律时代下集成电路的发展方向,而3D封装则是其中一个选择。

包括英特尔、台积电、三星和一些OSAT厂都投入到3D封装的研发当中去。

3D封装是什么
3D封装号称是超越摩尔定律瓶颈的较大“杀手锏”,又称立体封装技术,是在X-Y平台的二维封装的基础上向z方向发展的高密度封装技术。


与传统封装相比,使用3D技术可缩短尺寸、减轻重量达40-50倍;在速度方面,3D技术节约的功率可使3D元件以每秒更快的转换速度运转而不增加能耗,寄生性电容和电感得以降低,同时,3D封装也能更有效地利用硅片的有效区域。这种封装在集成度、性能、功耗等方面更具优势,同时设计自由度更高,开发时间更短,是各封装技术中最具发展前景的一种。

传统意义上 3D 封装包括 2.5D 和3D TSV 封 装 技 术 。 硅通孔技术(TSV)实现 Die 与 Die 间的垂直互连,通过在 Si 上打通孔进行芯片间的互连,无需引线键合,有效缩短互连线长度,减少信号传输延迟和损失,提高信号速度和带宽,降低功耗和封装体积,是实现多功能、高性能、高可靠性且更轻、更薄、更小的芯片系统级封装。

由于 3D TSV 封装工艺在设计、量产、测试及供应链等方面还不成熟,且工艺成本较高,目前业界采用介于2D和3D之前的2.5D连接层封装形式,通过在 Die 和基板间添加一层连接 层 ,大幅度提高封装的输入输出(I/O)信号密度,是3D TSV 封装大规模商用之前既经济又实用的方案。

一马当先的台积电
就像在外卖出现之前,我们永远不知道泡面的竞争对手竟然不是同行。同样,这也适用于封测行业,台积电在摩尔定律发展的过程中,认识到后段封装技术与前段制程发展不一致的问题,公司认为此时此刻不如自己打通任督二脉,利用自家在前段制程的研发经验来推动相关后段封装的发展。于是,台积电推出了WLSI平台,该平台包括:CoWoS封装、InFO封装,以及针对PM-IC等较低端芯片的扇入型晶圆级封装。

在不久之前,台积电推出了逼近 3D IC 层次的 SoIC 技术,SoIC 是一种创新的多晶片堆叠技术,主要是针对 10nm 以下的工艺技术进行晶圆级接合,特色是 SoIC 技术没有突起的键合结构,因此有更佳运作的性能。除此之外,使用 SoIC 技术还可以把很多不同性质的芯片整合在一起,而当中最关键之处,更在于接合的材料。据DIGITIMES消息称,台积电内部已经把SoIC正式列入WLSI平台,并称1~2年内搭配SoIC封装的产品就会商品化,国内IC设计业者可望成为WoW封装首波客户。

同时,在2.5D 封装上,台积电投产COWOS工艺已经6年了,当时该技术主要与16nm制程配套。据介绍,CoWOS的工艺是先将半导体芯片透过Chip on Wafer(CoW)的封装制程连接至硅晶圆,再把此CoW芯片与基板连结,整合而成CoW-on- Substrate。这种工艺能够提供优化的系统效能(提升3到6倍)、更小的产品外观尺寸,并且明显改善芯片之间的传输带宽。而在今年,根据DIGITIMES的报道,台积电也揭露了第四代CoWoS封装将于2019年量产的计划。封装业者透露,因应人工智慧(AI)世代高效运算(HPC)芯片需求,台积电第五代CoWoS封装制程也将于2020年问世。

而从市场上看,据赛灵思官方消息,赛灵思与台积电公司已经就7nm工艺和3D IC技术开展合作,共同打造其下一代All ProgrammableFPGA、MPSoC和3D IC。该技术代表着两家公司在先进工艺和CoWoS 3D堆叠技术领域连续第四代携手合作,同时也将成为台积电公司的第四代FinFET技术。双方合作将为赛灵思带来多节点扩展的优势,并进一步延续其在 28nm、20nm和16nm工艺节点所实现的出色的产品、执行力和市场成功。

台积电近在晶圆级扇出封装技术上,台积电也有所突破。

2014年台积电开始准备集成扇出型(InFO)的量产计划,到2016年台积电将之应用到了苹果A10芯片中,此举大规模地推动了晶圆级封装的发展,至此晶圆级扇出封装受到了业界空前的高度关注。未来InFO主要应用于行动装置AP,巩固苹果iPhone AP晶圆代工订单,但也不排除未来InFO将进入通讯领域,参与5G的发展。而伴随着市场的关注,Cadence与Mentor也都接连推出了相关解决方案,来应对InFO所带来的技术挑战。

台积电作为跨界者发展封装技术,这对OSAT产生了什么影响?众所周知,OSAT因为在投资能力上,无法与投入代工厂相比,因而OSAT的研发压力会显著增大。对此,台积电方面表示,台积电通过WLSI平台,发展后端封装其主要目标并非要与专业委外封测代工厂(OSAT)竞争,而是要拉开与三星、英特尔等竞争者的技术差距。而对于OSAT来说,面对“外来者”的入侵,OSAT则必须要专注于自身的投资,扩大差异化,或者通过上下游合作伙伴建立良好的生态环境,来促进自身发展。

三星的亦步亦趋
而三星作为台积电的老对头,在先进封装上自然不甘示弱。针对2.5D封装,三星推出了可与台积电CoWoS封装制程相抗衡的I-Cube封装制程,在2018年三星晶圆代工论坛日本会议上,三星公布了其封测领域的路线图,就2.5D/3D封装上来说,三星已经可以提供I-Cube 2.5D封装,明年则会推出3D SiP系统级封装,其中I-Cube封装已经可以实现4路HBM 2显存堆栈。

而一直以来,三星与台积电共同分享苹果订单,但台积电推出的晶圆级扇出封装技术让其独享苹果订单,这就让三星对3D封装有了更多的兴趣,于是他们推出了可与台积电晶圆级扇出型封装(InFO)抗衡的FOPLP-PoP封装,其目标2019年前为新制程建立量产系统,藉此赢回苹果供应订单。

虽然,三星一直在台积电后面不断追赶,看似追的很吃力,但根据其在2018年三星晶圆代工论坛日本会议上,有高管表示2018年晚些时候三星会推出7nm FinFET EUV工艺,而8nm LPU工艺也会开始风险试产,2019年则会推出5/4nm FinFET EUV工艺,同时开始18nm FD-SOI工艺的风险试产。2020年三星则会推出3nm EUV工艺。

而从市场上看,钜亨网消息显示,三星晶圆代工已宣布打造名为 SAFE的完整生态圈,在合作伙伴上,三星晶圆代工并已选择智原为重要 IC 设计服务合作伙伴,除数款 10 纳米芯片将在今年底前完成设计定案(tape-out),明年还将进阶至 7 纳米及 8 纳米等先进制程世代。智原也将配合三星晶圆代工的先进封装制程,针对 FOPLP-PoP 及 I-Cube 等 2.5D/3D 封装制程,及明年将推出的 3D SiP 封装制程等,提供相对应方案,并争取人工智能 (AI)、高效能运算 (HPC) 等 ASIC 委托设计及量产订单。

相对于三星在7nm EUV工艺上的布局,台积电要到第二代7nm工艺N7+上才会使用EUV工艺。而由此,我们不难看出三星想以7nm EUV工艺翻身,来分享先进制程带来的收益。

英特尔也向3D封装找出路
困于10nm的英特尔也在这方面寻找新的机会。在2018年12月,英特尔展示了名为“Foveros”的全新3D封装技术,这是继2018年英特尔推出突破性的嵌入式多芯片互连桥接(EMIB)封装技术之后, 英特尔在先进封装技术上的又一个飞跃。

据介绍,该技术是英特尔首次引入了3D堆叠的优势,可实现在逻辑芯片上堆叠逻辑芯片。Foveros为整合高性能、高密度和低功耗硅工艺技术的器件和系统铺平了道路。英特尔表示,Foveros可以将不同工艺、结构、用途的芯片整合到一起,从而将更多的计算电路组装到单个芯片上,实现高性能、高密度和低功耗。Intel表示,该技术提供了极大的灵活性,设计人员可以在新的产品形态中“混搭”不同的技术专利模块、各种存储芯片、I/O配置,并使得产品能够分解成更小的“芯片组合”。
 

而其实在之前,英特尔也在2.5D上有了尝试,那就是他们的EMIB。 

EMIB的全称是“Embedded Multi-Die Interconnect Bridge”。因为没有引入额外的硅中介层,而是只在两枚裸片边缘连接处加入了一条硅桥接层(Silicon Bridge),并重新定制化裸片边缘的I/O引脚以配合桥接标准。为此EMIB与硅中介层相比,有以下优势:


1、降低了系统的制造复杂度,因为无需制造覆盖整个芯片的硅中介层,以及遍布在硅中介层上的大量硅通孔(TSV),而只需使用较小的硅桥在裸片间进行互联即可。同样的,由芯片I/O至封装引脚的连接和普通封装技术相比并未变化,而无需再通过TSV或硅中介层进行走线。

2、降低了不同裸片间的传输延时,减少了信号的传输干扰。硅桥接只需在硅片边缘进行,不需要在中介层中使用长导线。对于模拟器件(如收发器)而言,由于不存在通用的中介层,因此对高速信号的干扰明显降低。

而在扇出封装上,英特尔其实也是先行者。在2009年,他们推出了eWLB技术并对晶圆级扇出型封装才进行过商业化量产。但此时的扇出型晶圆级封装被限制于一个狭窄的应用范围,仅被用于手机基带芯片的单芯片封装。直到2014年扇出型晶圆级封装面临来自其它封装技术的激烈竞争,使得英特尔移动放弃了该项技术。至今,英特尔在扇出封装上再无动作。

英特尔在笔者的眼中,一直是以一种老干部的形象出现,只有等待技术成熟后才会公布相关消息,欲速则不达全美地诠释了其发展的轨迹,谁也不知道在未来英特尔在半导体后端封装上放出什么大招。

其他OSAT的3D封装布局
作为封测代表的OSAT厂在3D封装上有了深入的研究。

首先看安靠科技方面。据2016年的报道,他们的芯片级Silicon Wafer Integrated Fan-out (SWIFT™)和Silicon-less Integrated Module (SLIM™)工艺制成的系统级电子封装可以做到比复合材料层叠更薄,线宽和线距更小,集成度更高。能为客户提供了比基于硅通技术的2.5D或3D成本更低的选项。2017年,他们还收购了NANIUM,抢先晶圆级扇出封装大规模生产。

日月光方面也在TSV和Fan-Out WLP上有了布局。国内封测企业也在这方面推进。

首先看华天科技,从2008年6月开始,他们便聚焦于包括TSV在内的先进封装业务。公司在2009年7月实现了TSV首样,2010年4月TSV产品便实现量产;华天昆山是最早能够提供量产CIS TSV封装代加工服务的公司之一,是少数能够同时实现8、12寸Bumping、TSV量产封装的公司之一。华天昆山目前可以提供成熟可量产的TSV工艺,深径比为1:1的TSV工艺和深径比高于3:1的TSV工艺,具有低成本、高良率、高可靠性、小尺寸的特点。

至于天水华天科技方面,他们在推出了其扇出技术eSiFO。据介绍,在eSiFO中,先把晶圆蚀刻,形成一个缝隙,然后使用抓取-放置系统将裸片放置在间隙中,最后密封。该技术具有多芯片高密度系统集成、超薄、超小和工艺简洁等突出特点,通过三年的技术研发与产品应用实践,目前在控制芯片、FPGA等多芯片系统集成产品上实现了量产。

长电科技收购标的星科金朋FoWLP技术保持领先优势。

eWLB是一种扇出型(fan-out)晶圆级封装(WLP)技术,由德国的Infineon在2007年首次提出,它整合了传统的前道和后道制造技术。这种方法以平行制程同步处理晶圆上所有的芯片,同步制程只需一个步骤,从而提供了更高的集成度,降低制造成本。随着芯片保护封装的集成度不断提高,外部触点数量大幅度增加,这项技术可为较先进的无线产品产品和消费电子产品在成本和尺寸上带来更大的好处。该项技术最初被开发出来时,它在电性能和热性能上都获得了提升,相比起传统的引线层压封装(lead-frame laminate package),它的尺寸也降低了30%。这也让收购了星科金朋的长电成为目前全球OSAT厂商在3D封装中的先进竞争者。

未来3D封装将走向何方?
目前,市场上先进封装技术正处于百家争鸣的时代,各家的先进封装技术都有着各自的特点但是伴随着技术的逐渐成熟、整合,这些技术会越来越走向统一,伴随着相关生态的建立,我们也许会看到先进封装技术的融合。


在这种形势下,国内外均在先进封装技术上有所发展,但我们更应该在发展中,清醒地认识到我国与国际之间的差距。国内应继续加强在3D封装技术方面的投入,研发重点向新兴技术转移,同时提高专利申请质量。

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